Banca de QUALIFICAÇÃO: ALEXANDRO LIMA DAMASCENO

Uma banca de QUALIFICAÇÃO de MESTRADO foi cadastrada pelo programa.
DISCENTE: ALEXANDRO LIMA DAMASCENO
DATA: 15/07/2015
HORA: 16:00
LOCAL: UFERSA - Sala de videoconferência
TÍTULO:

Estudo sobre o impacto de um sistema de Hierarquia de Memória no desempenho da arquitetura IPNoSys

PALAVRAS-CHAVES:

Hierarquia de Memória, Arquitetura IPNoSys, Redes em Chip

PÁGINAS: 47
GRANDE ÁREA: Ciências Exatas e da Terra
ÁREA: Ciência da Computação
RESUMO:

Ao longo dos anos, com a ascensão das tecnologias, a busca por melhorias no desempenho dos sistemas computacionais é algo notável. Os sistemas computacionais evoluíram tanto em capacidade de processamento como em complexidade das arquiteturas implementadas, ocasionando problemas relacionados a consumo energético e outras preocupações com o desenvolvimento dos seus projetos. Ultimamente, uma solução que vem sendo adotada é o uso de MPSoCs (sistemas multiprocessados integrados em chip), que apresenta uma maior eficiência energética e computacional. Nesse cenário com muitos elementos de processamento, a utilização de redes em chip (NOC - networks-on-chip) se mostra mais eficiente que o uso de barramentos. Uma NOC consiste em um conjunto de roteadores e canais interligados formando uma rede chaveada. Os núcleos são conectados aos terminais da rede e a comunicação ocorre pela troca de pacotes. Essas NOCs foram tradicionalmente projetadas exclusivamente para a comunicação em SoCs. Entretanto, um projeto de uma arquitetura não convencional resolveu integrar processamento e comunicação em uma NOC, essa arquitetura é conhecida por IPNoSys. A arquitetura IPNoSys (Integrated Processing NoC System) é um projeto de processador não convencional que utiliza redes em chip e implementa unidades de processamento e roteamento para tratar e processar instruções, ela aproveita as carac-terísticas das NOCs, como escalabilidade e comunicação paralela, para implementar de maneira eficiente execuções de programas que exploram paralelismo em nível de threads. Atualmente a arquitetura IPNoSys possui quatro memórias fisicamente distribuidas nos cantos da rede, mas que representam um endereçamento unificado. Cada módulo de memória é associado à uma unidade de acesso à memória que se encarregam de gerenciar a memória e os pacotes. Como todo processador, a arquitetura IPNoSys também apresenta um mecanismo que realiza comunicação com o mundo externo, esse mecanismo de E/S consiste em um módulo de acesso direto à memória e é chamado de IONode. Esse módulo está associado a uma unidade de acesso à memória que se diferencia das outras ape-nas pela interface com o IONode, ou seja, das quarto unidades de acesso à memória existentes na IPNoSys, apenas uma faz transa-ções de entrada e saída. Diante da atual organização de memórias da IPNoSys, esse trabalho propõe desenvolver um novo sistema de hierarquia de memórias para o IPNoSys e investigar os possíveis impactos sobre o desempenho e o modelo de programação.

MEMBROS DA BANCA:
Presidente - 1566120 - SILVIO ROBERTO FERNANDES DE ARAUJO
Interno - 275.222.883-04 - KARLA DARLENE NEPOMUCENO RAMOS - UERN
Externo ao Programa - 1495347 - LEONARDO AUGUSTO CASILLO
Externo à Instituição - GUSTAVO GIRÃO BARRETO DA SILVA - UFRN